طراحی و شبیه‌سازی یک مدار نمونه‌بردار و نگه‌دار جدید با دقت 12 بیت و نرخ نمونه‌برداری یک GS/s با استفاده از تکنیک نمونه‌برداری دوگانه

نوع مقاله: مقاله پژوهشی

نویسندگان

1 دانشجوی کارشناسی ارشد- دانشکده مهندسی برق، واحد نجف آباد، دانشگاه آزاد اسلامی، نجف آباد، ایران

2 دانشکده مهندسی برق، واحد نجف‌آباد، دانشگاه آزاد اسلامی، نجف‌آباد، ایران

3 استادیار - دانشکده مهندسی برق، واحد نجف‌آباد، دانشگاه آزاد اسلامی، نجف‌آباد، ایران

چکیده

در این مقاله، یک مدار جدید نمونه‌بردار و نگه‌دار Sample and Hold (S&H) با دقت 12-bit و نرخ نمونه‌برداری 1 GS/s با استفاده از تکنیک نمونه‌برداری دوگانه پیشنهاد شده است. تکنیک نمونه‌برداری دوگانه این امکان را فراهم آورده است که مدار همیشه در فاز نگه‌داری عمل نماید که خود منجر به افزایش سرعت کل سیستم در مبدل‌های داده می‌شود. به‌منظور کاهش خطاهای ناشی از غیرخطی بودن سوئیچ‌های ورودی، از سوئیچ‌های انتقال Transmission Gate (TG) استفاده شده است چرا که مقاومت خطی‌تری نسبت سوئیچ MOS دارند. مدار S&H پیشنهادی در نرم‌افزار HSPICE و با فناوری‌های 180nm CMOS و 45nm CMOS شبیه‌سازی شده است. شبیه‌سازی مدار در هر دو فناوری با ولتاژ تغذیه 1.8V انجام شده است و به ترتیب دارای 8mW و 300µW توان مصرفی هستند. از دیگر نتایج شبیه‌سازی می‌توان به مقدار 12-bit دقت در هر دو فناوری اشاره نمود که در فناوری 180nm برای فرکانس ورودی 50.29MHz و در فناوری 45nm برای فرکانس ورودی 43.45MHz بدست آمده است، درحالی که فرکانس نمونه‌برداری در هر دو فناوری برابر با 1GHz می‌باشد.

کلیدواژه‌ها

موضوعات


عنوان مقاله [English]

Design and simulation of a new sample and hold circuit with a resulation of 12-bit and a sampling rate of 1 GS/s using a dual sampling technique.

نویسندگان [English]

  • Najmeh Chamanpira 1
  • Seyed Mohammad Ali Zanjani 2
  • Mehdi Dolatshahi 3
1 Graduate Student - Faculty of Electrical Engineering, Najaf Abad Unit, Islamic Azad University, Najaf Abad, Iran
3 Assistant Professor/Najafabad Branch, Islamic Azad University
چکیده [English]

In this paper, a new sample and hold circuit (S & H) with a 12 bit resolution and sampling rate of 1 GS/s is proposed using dual sampling technique. The dual sampling technique allows the circuit to always operate in higher speed and sampling rates. Furthermore, Transmission gates (TGs) are used to reduce the errors caused by nonlinear input switches because TGs have a more linear resistance in comparison with complementary- metal-oxide-semiconductor (CMOS) conventional switches. The proposed S & H circuit is simulated in the HSPICE using 180 nm CMOS and 45 nm CMOS technologies. Simulation results in both technologies with 1.8 V power supply and have power consumption of 8mW and 300 μW, respectively. Moreover, simulation results show a 12 bit resolution in both technologies, for 50.29 MHz and 43.45 MHz input frequency, for 180 nm and 45 nm respectively while the sampling frequency in both technologies is equal to 1 GHz.

کلیدواژه‌ها [English]

  • Sample and hold
  • dual sampling
  • bit resolution
  • sampling rate
[1] D. Aksin, Devrim, M.A. Al-Shyoukh, F. Maloberti, "A bootstrapped switch for precise sampling of inputs with signal range beyond supply voltage", Proceedings of the IEEE/CICC, San Jose, CA, USA, Sep. 2005.

 [2] T.S. Lee, C.C. Lu, "Design technique for low-voltage high-speed pseudo-differential CMOS track-and-hold circuit with low hold pedestal", Electronics Letters, Vol. 40, No.9, April 2004.

[3] T.S. Lee, C.C. Lu, "A 1.5-v 50-MHz pseudodifferential CMOS sample-and-hold circuit with low hold pedestal", IEEE Trans. on Circuits and System, Vol. 52, No. 9, 2005.

[4] M. sadollahy, K. Hadidi, "High-speed highly-linear CMOS S/H circuit", Proceeding of the IEEE/ICCCE, pp. 550–553, Kuala Lumpur, Malaysia, May 2008.

[5] A. Boni, A. Pierazzi, and C. Morandi. "A 10-b 185-MS/s track-and-hold in 0.35-/spl mu/m CMOS", IEEE Journal of Solid-State Circuits, Vol. 36, No. 2, 2001.

[6] Y. Sugimoto, D.G. Haigh, "A current-mode circuit with a linearized input V/I conversion scheme and the realization of a 2/2.5V operational, 100MS/s, MOS SHA", IEEE Trans. on Circuits and Systems, Vol. 55, No. 8, pp. 2178–2187, Sep. 2008.

[7] M. Mousazadeh, K.H. Hadidi, A. Khoei, "A novel open-loop high-speed CMOS sample-and-hold", AEU International Journal of Electronics and Communications, Vol. 62, No. 8, pp. 588–596, Sep. 2008.

[8] L. Schillaci, A. Baschirotto, R. Castello, "A 3-V 5.4-mW BiCMOS track & hold circuit with sampling frequency up to 150 MHz", IEEE Journal of Solid-State Circuits, Vol. 32, pp. 926–932, 1997.

[9] G.K. Balachandran, P.E. Allen, "Fully differential switched-current memory cell with low charge-injection errors", IEE Proceedings Circuits Devices and Systems, Vol. 148, No. 3, pp.157–163, Jun. 2001.

[10] C. Sawigun, W.A. Serdijn, "Analysis and design of a low-voltage, low-power, high-precision, class-AB current-mode subthreshold CMOS sample and hold circuit", IEEE Trans. on Circuits and Systems, Vol. 58, No. 7, pp. 1615–1626, July 2011.

[11] A. Abolhasani, M. Tohidi, K. Hadidi. A. Khoei, "A new high-speed, high-resolution open-loop CMOS sample and hold", Analog Integrated Circuits and Systems, Springer, Vol. 78, No. 2, pp. 409–419, Feb. 2014.

[12] M. Mousazadeh, K.H. Hadidi, A. Khoei, "A novel open-loop high-speed CMOS sample-and-hold", AEU-International Journal of Electronics and Communications 62.8, 2008.

[13] T.M. Khanshan, M. Nematzadeh, K. Hadidi. A. Khoei, Z.D. Kozehkanani, J. Sobhi, "Very linear open-loop CMOS sample-and-hold structure for high precision and high speed ADCs", Analog Integrated Circuits and Systems, Springer, Vol. 88, No. 1, pp. 23–30, July 2016.

[14] T.S. Lee, C.C. Lu, C.C. Ho "A 330MHz 11 bit 26.4 mW CMOS low-hold-pedestal fully differential sample-and-hold circuit", VLSI Design, Automation and Test, IEEE International Symposium on. IEEE, 2008.

 [15] M. Mousazadeh, K. Hadidi, A. Khoei, "A highly linear open-loop high-speed CMOS sample-and-hold", Proceeding of the IEEE/ APCCAS, pp. 228 – 231, 2010.